{"id":31458,"date":"2025-08-28T09:13:00","date_gmt":"2025-08-28T07:13:00","guid":{"rendered":"https:\/\/fmd-insight.de\/?p=31458"},"modified":"2025-09-01T11:57:46","modified_gmt":"2025-09-01T09:57:46","slug":"schaltungsentwicklung-fur-neuromorphic-computing","status":"publish","type":"post","link":"https:\/\/fmd-insight.de\/de\/news\/interviews\/schaltungsentwicklung-fur-neuromorphic-computing\/","title":{"rendered":"Schaltungsentwicklung f\u00fcr Neuromorphic Computing<\/strong> | \u00dcber einen vielversprechenden Ansatz f\u00fcr neue Rechentechnologien"},"content":{"rendered":"\n
©<\/span>Adobe Stock | Vitte Yevhen <\/div><\/div><\/div>\n
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Im Interview: Ferdinand Pscheidl vom Fraunhofer EMFT<\/strong><\/p>\n<\/div><\/div><\/div> \n <\/div>\n\n \n <\/div>\n\n\n

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Konventionelle Computersysteme verarbeiten Daten seriell und trennen strikt zwischen Rechnen und Speichern. Neuromorphes Computing hingegen orientiert sich am Aufbau biologischer Gehirne, in denen Informationen parallel \u00fcber komplexe Netzwerke aus Neuronen und Synapsen verarbeitet werden. Damit dieses Konzept in die mikroelektronische Anwendung \u00fcbertragen werden kann, ist eine ganzheitliche Herangehensweise und enge Abstimmung zwischen Hardware- und Software-Design n\u00f6tig. Ferdinand Pscheidl, wissenschaftlicher Mitarbeiter am Fraunhofer EMFT<\/a>, besch\u00e4ftigt sich in seiner Arbeit mit der Entwicklung dieser Hardware. Im Interview erkl\u00e4rt er, welche Potenziale neuromorphes Computing bietet, welche Herausforderungen bestehen und f\u00fcr welche Anwendungsfelder die Technologie besonders vielversprechend ist.<\/strong><\/p>\n\n <\/div>\n <\/div>\n \n <\/div>\n\n\n

Herr Pscheidl, Sie arbeiten am Fraunhofer EMFT in der Gruppe f\u00fcr Circuit Design und besch\u00e4ftigen sich insbesondere mit der Schaltungsentwicklung f\u00fcr neuromorphes Computing. K\u00f6nnen Sie das genauer erkl\u00e4ren?<\/p>\n<\/div>

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Vereinfacht gesagt, versuchen wir, Systeme inspiriert von menschlichen bzw. biologischen Gehirnen zu bauen. Mit diesem Ansatz brechen wir die Grenze zwischen Rechnen und Speichern, und bringen diese beiden Funktionen n\u00e4her auf einem Chip zusammen, was eine parallele und energieeffiziente Datenverarbeitung erm\u00f6glicht. Ein wichtiger Aspekt dabei ist, dass nicht nur der Wert (1 oder 0) eines Signals z\u00e4hlt, sondern auch der Zeitpunkt, zu dem es auftritt. Diese zeitliche Information nutzen wir gezielt \u2013 etwa in sogenannten Spiking Neural Networks (SNN), auf die wir uns in unserer Arbeit fokussieren. Ein gro\u00dfer Vorteil ist, dass die sogenannte Sparcity (auf Deutsch: Sp\u00e4rlichkeit) der Informationen ausgenutzt werden kann. Das hei\u00dft, es wird nur dann gerechnet, wenn tats\u00e4chlich relevante Signale auftreten. So wird die Effizienz des Systems erh\u00f6ht.<\/p>\n<\/div>

Seit wann besch\u00e4ftigen sich Forschende in der Mikroelektronik mit neuromorphem Computing? Und warum wurde der Ansatz lange nicht weiterverfolgt?<\/p>\n<\/div>

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Der Ansatz l\u00e4sst sich bereits 40 Jahre zur\u00fcckverfolgen. Carver Mead, der Pionier f\u00fcr VLSI-Design (Very-Large-Scale Integration), war der Erste, der erkannt hat, dass sich ein Transistor \u00e4hnlich zu Synapsen und Neuronen in der Biologie verh\u00e4lt. Die Frage, die er sich damals schon stellte, war also: Wie kann diese biologische Funktionsweise in der Mikroelektronik umgesetzt werden?<\/p>\n

Nun ist es so, dass Chip- und Softwareentwicklung f\u00fcr neuromorphe Prozessoren ohne moderne konventionelle Prozessoren und Grafikkarten kaum vorstellbar ist. Das hei\u00dft, die Entwicklung auf diesem Gebiet ist deutlich anspruchsvoller als die Designs, die zuvor f\u00fcr klassische Mikroprozessoren und deren Speicher ben\u00f6tigt wurden. Auch wirtschaftlich war das Thema lange unattraktiv. Die Aussicht, damit in kurzer Zeit viel Geld zu verdienen, war gering. Zumal davon ausgegangen wurde, dass mit den herk\u00f6mmlichen Mikroprozessoren und Speichern f\u00fcr Mikroprozessoren noch lange viel Geld zu verdienen ist. Wir sehen jetzt aber, dass dieser Trend an sein Ende kommt.<\/p>\n<\/div>

Sie beziehen sich auf Moore\u2019s Law?<\/p>\n<\/div>

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Genau. Es hat sich fr\u00fch abgezeichnet, dass irgendwo bei 2 Nanometer die Grenze der Integrationsdichte erreicht sein wird. Aber das Businessmodell war lukrativ: Jahrzehntelang konnte die gleiche Art von Chips hergestellt werden und durch das exponentielle Wachstum der Anzahl der Transistoren auf einem Chip wurden die Chips auch immer besser. Wir haben aber mittlerweile die Grenze erreicht, sodass das Interesse an alternativen Rechenarchitekturen in den letzten f\u00fcnf bis zehn Jahren deutlich zugenommen hat. Davon profitieren nicht nur wir im neuromorphen Bereich, sondern auch die Themen Quantencomputing, Photonic Computing oder Heterointegration.<\/p>\n

Der Trend geht zunehmend dahin, anwendungsspezifische L\u00f6sungen zu entwickeln, anstatt weiterhin auf allgemeine Systeme wie beispielsweise CPUs (Core Processing Unit) zu setzen. F\u00fcr uns bedeutet das: Wir wollen Hardware bauen, die speziell f\u00fcr Spiking Neural Networks funktioniert. Denn ein SNN wird so designt und trainiert, dass es spezifisch f\u00fcr eine Anwendung geeignet ist.<\/p>\n<\/div>

F\u00fcr neuromorphes Computing braucht es aufeinander abgestimmte Hard- und Software. Werfen wir zun\u00e4chst einen Blick auf die bereits angesprochene Hardware. Was zeichnet einen neuromorphen Chip gegen\u00fcber anderen Halbleiterchips aus?<\/p>\n<\/div>

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Ein SNN arbeitet ganz anders als ein klassisches k\u00fcnstliches neuronales Netz. Beim SNN laufen die Daten als zeitlich verteilte Signale \u2013 sogenannte Spikes oder Pulse \u2013 durch das Netzwerk. Diese Signale k\u00f6nnen \u00fcber einen l\u00e4ngeren Zeitraum hinweg st\u00e4ndig eintreffen.<\/p>\n<\/div><\/div>\n\n\n

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Testboard f\u00fcr SENNA Prelude Prozessor, entwickelt im Projekt SEC-Learn. Chipgr\u00f6\u00dfe 3x3mm. In dem Design sind 1024 Neuronen verbaut. Das Testboard ist auch vom Fraunhofer EMFT entwickelt und enth\u00e4lt einen Raspberry Pi (Einplatinencomputer).
©<\/span>Fraunhofer Mikroelektronik<\/div><\/div>\n<\/div><\/div>\n

Wird ein SNN auf herk\u00f6mmlicher Hardware wie Prozessoren oder Grafikkarten simuliert, muss der Zustand des gesamten Netzwerks bei jedem einzelnen Zeitschritt neu berechnet werden. Bei einer Simulation \u00fcber eine Sekunde mit einer Aufl\u00f6sung von 100 Megahertz (100 Millionen Zeitschritten pro Sekunde) bedeutet das 100 Millionen Berechnungen. Das ist extrem rechenaufwendig und langsam.<\/p>\n

Neuromorphe Chips l\u00f6sen dieses Problem, weil sie ereignisbasiert, massiv parallel und in Echtzeit arbeiten. Das hei\u00dft, die Simulation der Zeit ist entweder durch getaktete Zeitschritte fest in der Hardwarearchitektur verankert oder einfach durch das zeitliche Verhalten von asynchronen Schaltungen bestimmt. Dadurch sind sie viel effizienter und schneller bei der Simulation von SNNs als andere Chips.<\/p>\n<\/div><\/div><\/div>\n <\/div>\n <\/div>\n\n\n\n

Sie arbeiten in Ihrem Team am Design solcher Chips. Wie sehen Ihre Aufgaben konkret aus?<\/p>\n<\/div>

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Es gibt Forscherinnen und Forscher, die ganz neue Bauelemente entwickeln, wie Memristoren, R-RAM oder M-RAM. Diese Bauteile sind spannend, weil sie Rechnen und Speichern in einem einzigen Element vereinen k\u00f6nnen. Das hei\u00dft, die Daten m\u00fcssen nicht mehr st\u00e4ndig zwischen Speicher und Recheneinheit hin- und hergeschoben werden. Wir hier in unserem Team entwerfen allerdings ganzheitliche neuromorphe Systeme. Dabei orientieren wir uns teilweise an klassischen Rechenarchitekturen, wie man sie von heutigen Mehrkernprozessoren kennt. In unserer Arbeit \u00fcbernimmt jeder Kern aber nicht mehr die Rolle eines klassischen Prozessors, sondern ist darauf spezialisiert, einzelne Neuronen oder Gruppen von Neuronen zu simulieren. Diese speziellen Recheneinheiten sind so aufgebaut, dass sie besonders effizient die Prozesse eines biologischen Neurons nachbilden k\u00f6nnen. Je nach Aufbau des Chips platzieren wir viele dieser Kerne parallel, um das Netzwerk abzubilden.<\/p>\n

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Die Architektur f\u00fcr das Kommunikationsnetzwerk w\u00e4hlen wir so, dass sie f\u00fcr unsere Zwecke passt. Bei konventionellen Rechenarchitekturen ist das System immer nachrichten- bzw. adressbasiert. Man kann sich das wie bei der Post vorstellen: Eine Nachricht wird wie ein Paket von einem Kern zum anderen geschickt. Dieser Vorgang l\u00e4sst sich allerdings nicht parallel gestalten, ohne dass die einzelnen Pakete sich gegenseitig verz\u00f6gern und damit die f\u00fcr SNNs wichtige Zeitinformation ver\u00e4ndern. Wir haben uns daher f\u00fcr einen Circuit Switched Ansatz entschieden. Das hei\u00dft, anstatt einzelne Nachrichten zu verschicken, die ihren Weg durch das Netzwerk suchen so wie die Post, bauen wir eine Hardware, bei der der Weg programmiert ist und einer festen Route folgt. Es wird keine Hardware mehr zwischen den einzelnen Verbindungen geteilt und wenn ein Impuls generiert wird, wird er sofort weitergegeben.<\/p>\n<\/div>

Nachdem wir \u00fcber die Hardware gesprochen haben, lassen Sie uns auf die Software blicken, denn an dieser Stelle spielen die schon angesprochenen SNNs eine zentrale Rolle. K\u00f6nnen Sie das genauer erkl\u00e4ren?<\/p>\n<\/div>

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Beim neuromorphen Computing sind Hardware und Software eng miteinander verzahnt. Die Recheneinheit basiert auf Neuronen mit festen Eigenschaften \u2013 die Hardware gibt vor, wie diese Neuronen funktionieren. Anders als bei klassischen Computern, auf denen verschiedene Programme flexibel laufen k\u00f6nnen, ist man bei neuromorpher Hardware st\u00e4rker durch die Bauweise eingeschr\u00e4nkt. Wenn man das mit herk\u00f6mmlichen Computern vergleicht, w\u00e4re bei uns das sogenannte Instruction Set (also die Grundbefehle eines Prozessors) durch die verf\u00fcgbaren Neuronen und deren Verbindungen definiert. Diese lassen sich zwar zu Netzwerken kombinieren, aber es gibt technische Grenzen, etwa bei der Anzahl der Eing\u00e4nge oder der Gesamtverbindungen.<\/p>\n

F\u00fcr die Softwareentwicklung bedeutet das: Beim Entwurf und Training eines SNN m\u00fcssen diese Hardwarebegrenzungen von Anfang an ber\u00fccksichtigt werden.<\/p>\n<\/div>

Das bedeutet, bevor Hard- und Software designt bzw. trainiert werden, muss immer erst der konkrete Anwendungsfall f\u00fcr die Technologie bekannt sein?<\/p>\n<\/div>

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Richtig, zuerst muss das Zusammenspiel aus Hardware und Software gel\u00f6st werden. Muss eine gewisse Effizienz gew\u00e4hrleistet werden? Darf nur eine bestimmte Leistung verbraucht werden? Falls ja, geht das mit weniger Flexibilit\u00e4t in der Hardware einher. Die effizienteste L\u00f6sung ist genau ein SNN, das optimal auf den jeweiligen Anwendungsfall abgestimmt ist. Das bedeutet gleichzeitig aber null Flexibilit\u00e4t. Es muss also immer abgewogen werden, was Priorit\u00e4t hat.<\/p>\n

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Ein zweiter Aspekt: Am Ende kommt es nat\u00fcrlich auch auf den Preis und die Wirtschaftlichkeit an. Ein Chip, der nur f\u00fcr einen spezifischen Anwendungsfall funktioniert, ist in der Halbleiterindustrie nur dann sinnvoll, wenn er in der n\u00f6tigen St\u00fcckzahl produziert werden kann. Es geht also auch um Skalierung der Technologie. F\u00fcr sicherheitssensible Bereiche wie Verteidigung und Raumfahrt kann es aber vorkommen, dass h\u00f6here Kosten f\u00fcr eine kleinere St\u00fcckzahl in Kauf genommen werden.<\/p>\n<\/div>

Was sind die gr\u00f6\u00dften Herausforderungen in Ihrer Arbeit?<\/p>\n<\/div>

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Am schwierigsten ist es, das Hardware-Software-Co-Design zu entwickeln und die beiden Bereiche gut aufeinander abzustimmen. In einem unserer aktuellen Projekte war das vor allem kompliziert, weil wir ein komplettes Umdenken hinsichtlich der Rechenarchitektur erreichen und Berechnungen zeitkontinuierlich ablaufen lassen wollten.<\/p>\n<\/div><\/div>\n\n\n

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Neuronale Architektursuche auf der Hardware f\u00fcr analoge neuronale Netzwerke
©<\/span>Fraunhofer EMFT | Bernd M\u00fcller<\/div><\/div>\n<\/div><\/div>\n

Da braucht es mitunter ein Jahr Forschungszeit, in der nur der Frage nachgegangen wird, wie das entsprechende neuronale Netz aussehen muss, bevor auch nur ein Transistor verbaut wird. Mittlerweile haben wir einen Chip, der funktioniert. Aktuell wird der in einem QNC Space-Projekt validiert, in dem wir gemeinsam mit dem Fraunhofer IIS und dem SPICES Lab der Technischen Hochschule N\u00fcrnberg daran arbeiten, die sensorlose Motorkontrolle mithilfe von SNNs zu pr\u00fcfen. Wir erhoffen uns, dass die geringe Latenz unseres neuromorphen Prozessors eine bessere Regelung von b\u00fcrstenlosen Gleichstrommotoren erm\u00f6glicht und sind schon gespannt auf die ersten Ergebnisse.<\/p>\n

Eine zweite Herausforderung liegt darin, dass es Wissenschaftler:innen braucht, die interdisziplin\u00e4r denken und arbeiten k\u00f6nnen. Wir haben unseren Chip beispielsweise mit f\u00fcnf Personen entwickelt. Da gibt es nicht so viel Raum f\u00fcr klare Arbeitstrennung \u2013 das w\u00fcrde auch keinen Sinn ergeben. Denn die Person, die die Software entwickelt, muss dazu das Design des Chips, also die Hardware, kennen. Gleiches gilt umgekehrt.<\/p>\n<\/div><\/div><\/div>\n <\/div>\n <\/div>\n\n\n\n

Wenn wir auf das Thema Anwendungsbereiche schauen \u2013 welche sind f\u00fcr neuromorphes Computing besonders relevant?<\/p>\n<\/div>

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F\u00fcr unsere Arbeit ist der Bereich Edge-AI sehr relevant, weil wir sehr anwendungsspezifisch arbeiten und uns auf die Aspekte Energieeffizienz und Latenz konzentrieren. Au\u00dferdem eignet sich neuromorphes Rechnen aber auch f\u00fcr Edge-Anwendungen, bei denen direkt am Sensor gearbeitet wird. Die aufgezeichneten Daten sind zun\u00e4chst analog, denn die echte Welt funktioniert zeit- und wertekontinuierlich. Dank neuromorpher Systeme m\u00fcssen diese Daten aber nicht mehr zuerst digitalisiert werden, sondern k\u00f6nnen in Spikes codiert und zeitkontinuierlich verarbeitet werden. Das verbessert Energieeffizienz und Latenz.<\/p>\n<\/div>

Das Fraunhofer EMFT ist eines von 12 Fraunhofer-Instituten, die an der APECS-Pilotlinie beteiligt sind, und bringt insbesondere seine Expertise im IC-Design ein. Inwieweit zahlt Ihre Arbeit auf APECS ein?<\/p>\n<\/div>

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Ich selbst bin zwar nicht an APECS beteiligt, bin aber \u00fcberzeugt davon, dass wir am Ende alle von der Pilotlinie profitieren werden. Ein Beispiel: Unser aktueller Chip ist monolithisch in 22 Nanometern designt. Das liegt auch daran, dass wir uns f\u00fcr ein Mixed-Signal-Design (analog und digital) entschieden haben. Wir arbeiten in unserer Gruppe aber auch viel mit Ultraschall und dazu sind h\u00f6here Spannungen n\u00f6tig, typischerweise f\u00fcr MEMS-Devices. Daf\u00fcr sind 22 Nanometer nicht die ideale Wahl. Das bedeutet: Sobald wir anfangen, anwendungsspezifische Frontends f\u00fcr unseren Prozessor zu entwickeln, er\u00f6ffnet das neue M\u00f6glichkeiten. Wir k\u00f6nnen unser System kosteneffizient auf verschiedene Technologieknoten verteilen, und durch APECS bzw. Advanced Packaging Technologien die einzelnen Komponenten am Ende in ein Design integrieren. Dabei geht es nicht nur um Bedienbarkeit, sondern auch um Kosten \u2013 180-Nanometer-Technologien sind deutlich g\u00fcnstiger als moderne 22-Nanometer-Prozesse.<\/p>\n

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In Zukunft werden wir Zugang zu noch kleineren Strukturgr\u00f6\u00dfen wie 7 oder sogar 2 Nanometern f\u00fcr Digitaldesigns haben. Es gibt also gute Gr\u00fcnde, bestimmte Komponenten rein digital umzusetzen. Diese technologische Vielfalt gibt uns die Flexibilit\u00e4t, unser System modular statt monolithisch aufzubauen. APECS ist ein entscheidender Schritt, um solche Technologien zu realisieren.<\/p>\n<\/div>

Sie beziehen sich auf das Thema Heterointegration?<\/p>\n<\/div>

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Genau, es geht darum, Chiplets sehr effizient integrieren zu k\u00f6nnen. Dieses Vorgehen ist bislang noch nicht so etabliert und je mehr Erfahrung wir in diesem Bereich sammeln k\u00f6nnen, desto besser. Am Ende f\u00fcgt sich unsere Arbeit ein in ein gr\u00f6\u00dferes neuromorphes System, das wir implementieren wollen. Um auf das Beispiel QNC Space-Projekt zur\u00fcckzukommen: In diesem Projekt soll die Stromaufnahme des Motors in Spikes codiert werden. Ein SNN soll diese Spikes dann verarbeiten, um selbst Pulse zu generieren, die einen Motor Driver IC ansteuern, welcher den Motor treibt. Aktuell bauen wir das System mit diskreten Komponenten auf einem Testboard auf. Die unterschiedlichen ben\u00f6tigten Spannungen lassen sich zwar nicht gut monolithisch integrieren, aber mithilfe neuer Technologien in Zukunft dann in ein Package verbauen. Das ist auch wirtschaftlicher am Ende.<\/p>\n<\/div>

Lassen Sie uns noch einen Blick in die Zukunft werfen. Wo sehen Sie die gr\u00f6\u00dften Chancen f\u00fcr die Forschung im Bereich neuromorphes Computing?<\/p>\n<\/div>

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Wir sehen auf jeden Fall, dass das Forschungsfeld in den letzten Jahren enorm an Aufmerksamkeit gewonnen hat und immer mehr Gelder in diesen Bereich flie\u00dfen. Am Ende wird der Erfolg davon abh\u00e4ngen, ob es gelingt, die Wirtschaftlichkeit f\u00fcr die einzelnen Anwendungen nachzuweisen. Da sind wir als Fraunhofer-Institute auch in der Pflicht, unseren Beitrag zu leisten. Und die Industrie wartet auch darauf. Wenn es f\u00fcr manche Anwendungen gelingt, die Kosten, beispielsweise f\u00fcr neuromorphe Chips, \u00fcber die Skalierung der St\u00fcckzahlen zu reduzieren, haben wir einen Business Case. Insbesondere Start\u2011ups freuen sich, wenn viele Akteure das Feld vorantreiben. Darauf fokussieren wir uns und ich denke, wenn das in den n\u00e4chsten Jahren erfolgreich funktioniert, wird die Industrie das adaptieren.<\/p>\n

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Ein wichtiger Schritt dahin wird sein, neue Prozesse zu etablieren. Statt klassischer Softwareentwicklung m\u00fcssen k\u00fcnftig Spiking Neural Networks entworfen und trainiert werden. Das erfordert Umschulungen und Investitionen, deren Nutzen wir \u00fcberzeugend belegen m\u00fcssen.<\/p>\n<\/div><\/div>\n\n\n

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©<\/span>Fraunhofer Mikroelektronik<\/div><\/div>\n <\/div>","protected":false},"excerpt":{"rendered":"

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