{"id":33390,"date":"2026-03-17T09:00:00","date_gmt":"2026-03-17T08:00:00","guid":{"rendered":"https:\/\/fmd-insight.de\/?p=33390"},"modified":"2026-04-07T12:45:46","modified_gmt":"2026-04-07T10:45:46","slug":"hardwaresicherheit-bedrohungsszenarien-manipulationsschutz-und-vertrauensanker","status":"publish","type":"post","link":"https:\/\/fmd-insight.de\/de\/news\/interviews\/hardwaresicherheit-bedrohungsszenarien-manipulationsschutz-und-vertrauensanker\/","title":{"rendered":"Hardwaresicherheit in einer vernetzen Welt<\/strong> | \u00dcber Bedrohungsszenarien, Manipulationsschutz und die Bedeutung von Vertrauensankern"},"content":{"rendered":"\n
©<\/span>Adobe Stock | Vitte Yevhen <\/div><\/div><\/div>\n
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Im Interview: Dr. Matthias Hiller vom Fraunhofer AISEC
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Die Sicherheit von Hardware und eingebetteten Systemen gewinnt in einer zunehmend vernetzten Welt stetig an Bedeutung. Gleichzeitig nehmen Komplexit\u00e4t und Herausforderungen zu, beispielsweise durch intransparente Lieferketten, globale Abh\u00e4ngigkeiten und die Aussicht auf leistungsf\u00e4hige Quantencomputer, die heutige Verschl\u00fcsselungsverfahren gef\u00e4hrden. Gemeinsam mit seinem Team widmet sich Dr. Matthias Hiller, Leiter der Abteilung Hardware Security am Fraunhofer AISEC<\/a>, zentralen Fragen der Vertrauensw\u00fcrdigkeit und Resilienz moderner Hardwareplattformen. Im Interview erkl\u00e4rt er, welche Chancen und Herausforderungen beim Design sicherer Hardware bestehen und wie sich Systeme wirksam vor Angriffen und Manipulation sch\u00fctzen lassen. Au\u00dferdem beleuchtet er die Bedeutung von Hardwaresicherheit f\u00fcr Europa und zeigt auf, welchen Beitrag das Fraunhofer AISEC im Rahmen der APECS-Pilotlinie<\/a> zur Absicherung von Chiplets liefert.<\/strong><\/p>\n\n <\/div>\n <\/div>\n \n <\/div>\n\n\n

Dr. Hiller, Sie leiten am Fraunhofer AISEC die Abteilung Hardware Security<\/a>. Wie l\u00e4sst sich Ihr Arbeitsfeld beschreiben?<\/p>\n<\/div>

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Wir besch\u00e4ftigen uns in der Abteilung, die ich zusammen mit meiner Kollegin Dr. Nisha Jacob-Kabakci leite, mit der Sicherheit von Hardware und eingebetteten Systemen \u2013 von Chips bis zur Firmware von Systemen. Dazu pr\u00fcfen wir, mit welchen Technologien die Sicherheit erh\u00f6ht werden kann, und setzen diese um. Au\u00dferdem analysieren wir, ob Schwachstellen existieren und wie sich diese beheben lassen.<\/p>\n<\/div>

Wie f\u00fcgt sich Ihre Abteilung in die Mikroelektronik-Wertsch\u00f6pfungskette ein?<\/p>\n<\/div>

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Das Fraunhofer AISEC besch\u00e4ftigt sich mit angewandter Forschung im Bereich Cybersicherheit und ist seit Kurzem auch Teil der FMD. Unsere Abteilung konzentriert sich auf die Sicherheit von integrierten Schaltungen, Baugruppen mehrerer Chips auf Platinen, sowie eingebetteten Systemen, und bildet damit eine Schnittstelle zwischen IT und Mikroelektronik, Wir besch\u00e4ftigen uns mit der Elektronik als Grundlage f\u00fcr sichere Systeme und arbeiten eng mit anderen Abteilungen am Institut und Partnern aus der FMD zusammen, um z. B. in APECS Sicherheitsfeatures in Chiplet-Systeme zu integrieren.<\/p>\n<\/div>

Hat sich die Bedeutung von Hardwaresicherheit in der Mikroelektronik in den letzten zehn Jahren aus Ihrer Sicht ver\u00e4ndert?<\/p>\n<\/div>

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Die Relevanz hat zugenommen, weil Systeme immer komplexer werden und st\u00e4rker vernetzt sind. Gleichzeitig sind Lieferketten schwer nachvollziehbar und es bestehen globale Abh\u00e4ngigkeiten. Die Herausforderung besteht darin, dennoch sichere Elektronik zu entwickeln und einzusetzen. Sobald ein System mit der Au\u00dfenwelt kommuniziert, entstehen Angriffsm\u00f6glichkeiten \u00fcber Kommunikationsschnittstellen. Dar\u00fcber hinaus sind Angriffe auf die Hardware an sich m\u00f6glich. Immer mehr sensible Aufgaben werden mittlerweile von vernetzter Elektronik \u00fcbernommen \u2013 beispielsweise auf Smartphones und IoT-Ger\u00e4ten. Daher ist es wichtig, sicherzustellen, dass diese Elektronik nicht nur zuverl\u00e4ssig, sondern auch sicher arbeitet.<\/p>\n

Open-Source Projekte mit hoher technischer Reife bieten daf\u00fcr eine gute Grundlage, um darauf aufbauend konkrete Bedarfe von Kunden zu adressieren. Ein aktueller Schwerpunkt von uns ist au\u00dferdem die sichere Implementierung und Integration von Post-Quanten Kryptografie, also kryptografischen Algorithmen, die auch gegen Analysen mit Hilfe von Quantencomputern sicher sind.<\/p>\n

Der Cyber Resilience Act zeigt, dass der Bedarf f\u00fcr sichere Produkte in der Mitte unserer Industrie und Gesellschaft angekommen ist. Dieser Anspruch ist aber auch mit Anstrengungen verbunden, um ihn dann in Produkten umzusetzen.<\/p>\n<\/div>

Das Design von sicherer Hardware ist ein Schwerpunkt der Abteilung. Mit welchen Themen befassen Sie sich dabei konkret?<\/p>\n<\/div>

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Beim Design von sicherer Hardware geht es unter anderem darum, kryptografische Verfahren nicht nur korrekt, sondern auch widerstandsf\u00e4hig gegen\u00fcber Angriffen umzusetzen und sie dann effizient in Systeme zu integrieren. Im Bereich der Open-Source-Projekte ist das Projekt OpenTitan f\u00fcr uns als Grundlage f\u00fcr eigene Weiterentwicklungen besonders relevant. OpenTitan ist ein speziell f\u00fcr Sicherheitsanforderungen ausgelegter RISC-V-Prozessor, also ein Hardware-Vertrauensanker, mit integrierten Kryptobeschleunigern und erweiterten Sicherheitsmechanismen. Dieser Vertrauensanker ist ein wichtiger Bestandteil der Secure System-on-Chip-Plattform, die wir im Rahmen des Bayerischen Chipdesign Centers entwickeln.<\/p>\n

RISC-V ist ein Befehlssatz, der als Schnittstelle zwischen Hard- und Software definiert, wie ein Prozessor angesteuert wird. Da RISC-V Open Source ist, k\u00f6nnen wir die Architektur flexibel erweitern und an die Anforderungen von Kunden anpassen. Dieser offene Ansatz macht RISC-V f\u00fcr Forschung und Industrie attraktiv.<\/p>\n

Unsere Abteilung arbeitet dazu eng zusammen mit Kolleg:innen vom Fraunhofer IIS an der Hardware- und Firmware der Plattform, w\u00e4hrend sich weitere Kolleg:innen am Fraunhofer AISEC um das Betriebssystem und die sichere Ausf\u00fchrung der Software auf dem System k\u00fcmmern. Gemeinsam entwickeln wir so eine sichere und anpassbare Plattform, die z. B. in APECS als Security-Chiplet in verschiedenste Systeme integriert werden kann.<\/p>\n<\/div><\/div>\n\n\n

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Ein FPGA ist ein konfigurierbarer Chip. Er eignet sich besonders f\u00fcr Prototypen oder Kleinserien, wenn sich eine eige-ne Chip-Entwicklung nicht lohnt. Hier wurde ein FPGA genutzt, um das OpenTitan-Design weiterzuentwickeln und zu testen. Das OpenTitan-Design ist dabei auf dem Chip synthetisiert. Die Demo zeigt verschiedene M\u00f6glichkeiten zur Berechnung kryptografischer Algorithmen, zum Beispiel rein in Software oder mit Hardwarebeschleunigung. Anhand der gemessenen Laufzeiten l\u00e4sst sich erkennen, dass die Berechnungen durch Hardwarebeschleunigung deutlich schneller werden.
©<\/span>Fraunhofer AISEC<\/div><\/div>\n <\/div>\n\n\n

Sie haben eben den Begriff Hardware-Vertrauensanker erw\u00e4hnt. Was genau ist darunter zu verstehen?<\/p>\n<\/div>

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Ein Vertrauensanker ist ein Hardware-Baustein, auf dem die Sicherheit des weiteren Systems aufbaut \u2013 wie etwa eine SIM-Karte im Handy.<\/p>\n

Dies ist auch ein wichtiger Punkt bei Chiplet-Systemen aus mehreren Chiplets. Hier dient das Security-Chiplet als Vertrauensanker, der die Integrit\u00e4t und Herkunft des auf dem Chiplet-System ausgef\u00fchrten Codes sicherstellt und als zentrale Sicherheitsinstanz fungiert, wenn verschiedene Chiplets miteinander interagieren. Einen solchen Vertrauensanker f\u00fcr Chiplets entwickeln wir im Rahmen von APECS.<\/p>\n

Diese Security-Chiplets sind modular konzipiert und k\u00f6nnen als zentraler Vertrauensanker f\u00fcr verschiedene Systeme eingesetzt werden. Wir tauschen uns dazu eng mit anderen Partnern aus, damit die notwendigen Schnittstellen und Sicherheitsfunktionen passend bereitgestellt werden k\u00f6nnen.<\/p>\n<\/div>

Ein weiterer Schwerpunkt Ihrer Arbeit ist der Manipulationsschutz von Systemen. Woran arbeiten Sie in diesem Bereich?<\/p>\n<\/div>

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Wenn einzelne Komponenten eines Systems nicht das geforderte Schutzniveau erreichen, kann eine sch\u00fctzende Barriere zwischen System und Au\u00dfenwelt angebracht werden, etwa f\u00fcr weniger gesch\u00fctzte ASICs, Prozessoren, Speicher oder Field-Programmable Gate Arrays (FPGAs). Wir besch\u00e4ftigen uns gemeinsam mit dem Fraunhofer EMFT mit Schutzfolien, die das System umh\u00fcllen und so von der Au\u00dfenwelt trennen. Ist diese Umh\u00fcllung intakt, kann man sicher sein, dass das System nicht angegriffen wurde, und sensible Berechnungen auf dem System ausf\u00fchren. Eine Besonderheit unserer L\u00f6sung liegt darin, dass wir aus den Fertigungsschwankungen der Folie ein Geheimnis ableiten, das nur bei einer intakten Folie reproduziert werden kann. Damit verschl\u00fcsseln wir die Daten im System. Bei einem sp\u00e4teren Start l\u00e4sst sich so feststellen, ob es angegriffen wurde \u2013 das erspart eine dauerhafte \u00dcberwachung des Systems \u00fcber seine ganze Lebensdauer hinweg.<\/p>\n<\/div>

Welchen Bedrohungen ist Hardware jenseits der Angriffe \u00fcber regul\u00e4re Schnittstellen ausgesetzt? Oft h\u00f6rt man vom Begriff der Seitenkanalangriffe. Was verbirgt sich dahinter?<\/p>\n<\/div>

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Um das zu verstehen, m\u00fcssen wir zuerst \u00fcber das Thema Kryptografie sprechen. In unserer Welt spielt Kryptografie eine wichtige Rolle, denn sie sichert viele Formen der Kommunikation. Verschl\u00fcsselung ist ein wichtiger Teil der Kryptografie.<\/p>\n

In der Anwendung sto\u00dfen wir dabei auf ein Problem: Obwohl ein kryptografischer Algorithmus zwar mathematisch extrem sicher ist, kann er auf einem PC, einer Kreditkarte, einem Bezahlterminal oder einem IoT-Ger\u00e4t nicht in einem Schritt ausgef\u00fchrt werden. Deshalb wird er in viele kleine Rechenschritte zerlegt. Und genau diese Zwischenschritte sind angreifbar.<\/p>\n

Die Sicherheitsannahme lautet eigentlich: Wenn jemand nur sieht, was in den Algorithmus hineingeht und was am Ende herauskommt, lassen sich keine R\u00fcckschl\u00fcsse auf den geheimen Schl\u00fcssel ziehen. In der Praxis kann ein Angreifer aber durch das Beobachten der Hardware R\u00fcckschl\u00fcsse darauf ziehen, was gerechnet wird, etwa \u00fcber Stromverbrauch, Laufzeit, elektromagnetische Abstrahlung, aber auch \u00fcber Zugriffsmuster auf Speicher oder Zeiten von Cache-Zugriffen. Diese zus\u00e4tzlichen Informationen werden Seitenkan\u00e4le genannt.<\/p>\n

Manche Muster treten beispielsweise nur dann auf, wenn ein Teil des geheimen Schl\u00fcssels bestimmte Werte annimmt. Auf dieser Grundlage kann ein Angreifer Hypothesen f\u00fcr verschiedene Schl\u00fcssel aufstellen und testen, ob diese wahr sind. Werden solche Messungen tausende oder sogar Millionen Male wiederholt, lassen sich die Ergebnisse statistisch auswerten bis sich klare Unterschiede zeigen \u2013 und damit Informationen \u00fcber das Geheimnis ablesbar werden. Seitenkanalangriffe bestehen also aus zwei zentralen Teilen: der pr\u00e4zisen Messung physikalischer Effekte oder der Beobachtung des Verhaltens der Mikroarchitektur und der Auswertung der gemessenen Daten.<\/p>\n

Deshalb legen wir bei unseren kryptografischen Implementierungen Wert darauf, dass solche Unterschiede durch Gegenma\u00dfnahmen m\u00f6glichst schwer zu messen oder zu interpretieren sind.<\/p>\n<\/div>

Wie k\u00f6nnen Sie im Labor solche Seitenkanalangriffe testen?<\/p>\n<\/div>

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Die Messungen der Kolleg:innen im Hardware-Labor k\u00f6nnen an verschiedenen Stellen erfolgen, beispielsweise am Stromverbrauch des Chips oder \u2013 lokal fokussierter \u2013 mithilfe von Sonden, um die Magnetfelder in der N\u00e4he bestimmter Chipbereiche zu messen. Zun\u00e4chst muss man jedoch f\u00fcr die Analyse relevanten Bereiche identifizieren. Es ist \u00fcbrigens auch ein Ziel der APECS-Pilotlinie, diese Messverfahren zu optimieren, um gezielt Daten zu erfassen und St\u00f6rfaktoren minimieren zu k\u00f6nnen.<\/p>\n<\/div>

Neben Seitenkanalangriffen stellen auch Fehlerangriffe eine Bedrohung dar. Inwiefern unterscheiden diese sich vom eben beschriebenen Szenario?<\/p>\n<\/div>

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W\u00e4hrend Seitenkanalangriffe ein System beobachten, greifen Fehlerangriffe aktiv ein und st\u00f6ren Abl\u00e4ufe oder Zust\u00e4nde im Chip. Ein Beispiel sind gesperrte Schnittstellen, etwa eine deaktivierte Diagnose-Schnittstelle. Bei einem Fehlerangriff wird versucht, Schutzma\u00dfnahmen auszuhebeln, indem etwa eine Schnittstelle wieder ge\u00f6ffnet, die Signaturpr\u00fcfung beim Start gest\u00f6rt oder Konfigurationen ver\u00e4ndert werden. Gelingt dies, kann unter Umst\u00e4nden eigener, m\u00f6glicherweise schadhafter Code ausgef\u00fchrt werden statt der Software des Herstellers.<\/p>\n

Au\u00dferdem gibt es Fehlerangriffe auf kryptografische Berechnungen. Hier werden gezielt St\u00f6rungen eingebracht und anschlie\u00dfend Unterschiede im Verhalten oder in den Ergebnissen beobachtet. Aus diesen Abweichungen lassen sich R\u00fcckschl\u00fcsse auf geheime Schl\u00fcssel oder interne Abl\u00e4ufe ziehen.<\/p>\n<\/div>

Inwiefern profitiert das Fraunhofer AISEC von der Zusammenarbeit im Rahmen von APECS?<\/p>\n<\/div>

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Durch APECS k\u00f6nnen wir unsere Design- und Analysem\u00f6glichkeiten deutlich erweitern. Etwa durch den Zugang zu neuen Ger\u00e4ten und spezialisierten Tools. Gleichzeitig profitieren wir vom starken Netzwerk und dem fachlichen Austausch mit Kolleg:innen innerhalb der FMD, was unsere Kompetenzen und Forschungsf\u00e4higkeiten nachhaltig st\u00e4rkt. Unser Ziel ist es, noch tiefere Einblicke in die zugrunde liegenden Technologien zu gewinnen und unsere Analysemethoden kontinuierlich weiterzuentwickeln.<\/p>\n<\/div>

Lassen Sie uns den Blick einmal weiten: Welche Bedeutung hat Hardwaresicherheit aus europ\u00e4ischer Sicht?<\/p>\n<\/div>

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Aus europ\u00e4ischer Sicht ist Hardwaresicherheit wichtig, weil die Elektroniklieferkette sehr komplex und global verteilt ist. Vom Chipdesign \u00fcber Fertigung, Packaging und Testing bis hin zur Integration in ein Endprodukt sind zahlreiche Partner beteiligt.<\/p>\n

F\u00fcr Europa bedeutet das: Kritische Komponenten m\u00fcssen gezielt abgesichert und m\u00f6glichst selbst bereitgestellt werden. Dazu z\u00e4hlen Hardware-Vertrauensanker wie Security-Chiplets, bei denen klar ist, woher sie kommen und welchen Sicherheitsstandards sie gen\u00fcgen. Als Fraunhofer-Institut k\u00f6nnen wir gemeinsam mit der Industrie solche Bausteine entwickeln und an die Bed\u00fcrfnisse der Kunden anpassen. Das st\u00e4rkt Europas technologische Souver\u00e4nit\u00e4t und hilft, Abh\u00e4ngigkeiten zu reduzieren. Aus europ\u00e4ischer Perspektive kann das Thema Hardwaresicherheit auch ein Standortvorteil sein.<\/p>\n<\/div>

Wo sehen Sie die gr\u00f6\u00dften Bedrohungen f\u00fcr die Sicherheit komplexer Systeme und welche Trends erwarten Sie in Zukunft?<\/p>\n<\/div>

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Ein bedeutender Trend ist der \u00dcbergang zur Post-Quanten-Kryptografie. Mit leistungsf\u00e4higen Quantencomputern k\u00f6nnten bisher sichere mathematische Verfahren schnell gebrochen werden. Daher werden neue, resistente, Algorithmen entwickelt und standardisiert. F\u00fcr uns ist es spannend, diese neuen Verfahren zu implementieren und gleichzeitig zu untersuchen, wie sich solche neuen Algorithmen angreifen lassen, um daraus gezielt Methoden zur weiteren H\u00e4rtung und Absicherung komplexer Systeme abzuleiten.<\/p>\n<\/div>

Eine abschlie\u00dfende Frage noch: Beeinflussen so viele erh\u00f6hte Sicherheitsma\u00dfnahmen die Leistungsf\u00e4higkeit von Ger\u00e4ten und Systemen?<\/p>\n<\/div>

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Sicherheit hat immer ihren Preis. Es wird aufwendiger, bestimmte Funktionen zu entwickeln und auch die Nutzung der Systeme kann komplexer werden. Wenn z. B. ein Prozessor arbeitet und er \u00fcberwacht wird, ob etwas schiefl\u00e4uft, verursacht das zus\u00e4tzliche Kosten f\u00fcr Hardware und Energie. \u00c4hnliches gilt f\u00fcr kryptografische Implementierungen. Je besser Implementierungen gegen Angriffe abgesichert werden, desto gr\u00f6\u00dfer und komplexer werden sie. Das hat Auswirkungen auf Platzbedarf, Rechenleistung und Entwicklungsaufwand.<\/p>\n

Es gibt au\u00dferdem funktionale Zielkonflikte. Debug-Schnittstellen sind wichtig f\u00fcr die Fehleranalyse, um zu verstehen, warum ein Ger\u00e4t ausgefallen ist. Aus Sicherheitssicht w\u00e4re es jedoch ideal, wenn solche Schnittstellen gar nicht existieren oder zumindest strikt abgesichert sind. Diese Spannungsfelder f\u00fchren zu Design-Trade-offs, die fr\u00fchzeitig in der Entwicklung bedacht werden m\u00fcssen.<\/p>\n<\/div>

Erfordern diese Bedrohungsszenarien unterschiedliche Abwehrstrategien und Schutzma\u00dfnahmen?<\/p>\n<\/div>

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Die Schutzma\u00dfnahmen sollten stets auf die jeweiligen Bedrohungen abgestimmt sein. Systeme mit kritischen Funktionen oder sensiblen Daten erfordern umfassendere Absicherungen, w\u00e4hrend weniger sicherheitsrelevante Systeme mit geringeren Ma\u00dfnahmen auskommen k\u00f6nnen. Dies wird z. B. im Cyber Resilience Act (CRA) \u00fcber verschiedene Produktklassen abgedeckt. Grunds\u00e4tzlich ist es so, dass Angreifer stets den Angriffsweg w\u00e4hlen, der f\u00fcr sie am erfolgversprechendsten ist. Wir wissen vor einem Angriff nicht, wie genau er ablaufen wird. Das bedeutet, Systeme d\u00fcrfen nicht nur gegen eine Methode abgesichert werden, sondern m\u00fcssen in Summe einen guten Schutz gegen alle f\u00fcr den betrachteten Angreifer m\u00f6glichen Angriffe bieten.<\/p>\n

Ein One-Size-Fits-All-Prinzip existiert nicht. Vielmehr m\u00fcssen verschiedene Technologien und Ma\u00dfnahmen sinnvoll kombiniert und aufeinander abgestimmt werden, was durch eine enge Zusammenarbeit von Security-Expert:innen mit den Kolleg:innen innerhalb der FMD erreicht werden kann.<\/p>\n<\/div><\/div>\n\n\n

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Dr. Matthias Hiller vom Fraunhofer AISEC erl\u00e4utert im Interview, wie vertrauensw\u00fcrdige Hardwareplattformen die technologische Souver\u00e4nit\u00e4t Europas st\u00e4rken und effektiv vor Manipulationen gesch\u00fctzt werden k\u00f6nnen.<\/p>\n","protected":false},"author":144,"featured_media":33427,"comment_status":"open","ping_status":"open","sticky":true,"template":"","format":"standard","meta":{"_acf_changed":false,"footnotes":""},"categories":[9],"tags":[],"class_list":["post-33390","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-interviews"],"acf":[],"_links":{"self":[{"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/posts\/33390","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/users\/144"}],"replies":[{"embeddable":true,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/comments?post=33390"}],"version-history":[{"count":9,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/posts\/33390\/revisions"}],"predecessor-version":[{"id":33474,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/posts\/33390\/revisions\/33474"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/media\/33427"}],"wp:attachment":[{"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/media?parent=33390"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/categories?post=33390"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/fmd-insight.de\/de\/wp-json\/wp\/v2\/tags?post=33390"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}